2026年9月8日，根據路透社報導，全球半導體微影設備龍頭艾司摩爾（ASML）正式宣布，將與台積電、輝達（NVIDIA）、英特爾（Intel）、三星（Samsung）及 SK 海力士（SK Hynix）等指標性客戶展開深度協作，共同推動下一代「高數值孔徑（High NA）」極紫外光（EUV）微影系統的關鍵升級。核心目標在於解決現行 High NA 機台所使用之光罩尺寸較小、難以對應當前與未來資料中心級大型晶片曝光需求的技術瓶頸，使其能完整對應資料中心等級處理器的龐大晶粒面積。
根據時程規劃，艾司摩勒將於 2031 年完成搭載大尺寸光罩的示範生產線（pilot line）建置，並於 2033 年達成高產能製造（high-volume manufacturing）的就緒狀態。艾司摩勒技術長 Marco Pieters 明確指出，這項光罩放大工程預期可將系統整體生產力推升約 40%。台積電亦同步表態，預計將於 2030 年將 High NA EUV 設備正式導入其最先進製程的高產能量產線，雙方時程形成具體的上下游接軌路徑。這項合作不僅象徵 EUV 微影技術從「小型化高密度」轉向「大面積高效率」的典範轉移，更確立了未來 AI 基礎設施底層硬體的製造規格走向。
這場合作本質並非傳統的政商地緣角力，而是半導體製程物理極限與 AI 運算需求爆發式成長之間的深度技術競賽。要理解其深層結構，必須從摩爾定律的物理邊界與 AI 晶片面積暴漲的雙重壓力談起。
一、技術瓶頸的物理成因
傳統 EUV 微影系統在 2018 年前後進入 7 奈米量產節點時，光罩尺寸從過去主流的 33 mm × 26 mm 沿用至今。然而，High NA EUV 為追求更高解析度與更小線距，必須將物鏡數值孔徑從 0.33 提升至 0.55，導致有效曝光場（exposure field）面積縮減近一半。這對於輝達 Blackwell、Rubin 等動輒破千平方毫米、整合數千億電晶體的資料中心級 GPU 而言，意味著單一晶片必須被切割成多塊「拼接式曝光（stitching）」區塊，不僅良率下降、製程時間拉長，更限制了晶片設計的彈性。
二、產業鏈的戰略佈局
艾司摩勒與台積電的結盟，背後是雙方對於「AI 晶片大型化」不可逆趨勢的共同押注：
三、深層結構性意涵
這場技術升級揭示了半導體產業已從過去追求「電晶體微縮」的線性進步，轉向「系統級面積擴張 + 異質整合」的非線性典範。當單一晶片逼近光罩曝光極限時，產業必須透過光罩放大、晶圓級封裝（CoWoS）、小晶片互連（chiplet）等技術構築體系的可擴展性，否則 AI 算力的成長將被製程物理硬生生卡住。
國際制裁與出口管制警報
🟠 高度管制 (HIGH RISK)資料來源：OpenSanctions / Dutch Export Control
⚠️ 合規與地緣風險要點： 荷蘭政府與美國協議管制 Twinscan NXT:1970i/1980i 等浸潤式 DUV 及全部 EUV 光刻機向特定受限制國家出口與維修授權。
戰略貿易流向與供應鏈依賴度
HS 8542資料來源：UN Comtrade 聯合國商品貿易統計庫 · 全球市場規模 $5,800 億美元 / 年
回顧半導體產業歷次重大技術轉折，例如 2004 年浸潤式微影取代乾式微影、2018 年 EUV 首次進入 7 奈米量產，每一次設備世代交替都伴隨著 3 至 5 年的陣痛期與最終的產業重組。艾司摩勒與台積電此次的光罩放大工程，時程橫跨 2026 至 2033 年，本質上是另一場「超大規模製程基建工程」，其未來發展將沿著以下三條路徑展開：
面對這場橫跨七年以上的製程基建工程，產業界與資本市場應採取分層策略：
01 起因觸發：AI 資料中心晶片面積逼近現行 High NA EUV 光罩曝光極限
02 一階傳導：艾司摩勒啟動大尺寸光罩研發，攜台積電、英特爾、三星等指標客戶共組技術聯盟
03 二階擴散：光罩基板供應鏈、精密光學元件、先進封裝產能重新配置
04 宏觀終局：全球半導體製程典範從「電晶體微縮」轉向「晶片大型化 + 異質整合」，AI 算力成本結構進入新世代
因果網路圖譜 1 節點
可拖曳節點 · 點兩下開啟文章