Cadence(Nasdaq: CDNS)於 2025 年 7 月底 PCI-SIG 合規測試工作坊中,正式宣布其 PCIe 6.0 規格 PHY 與控制器 IP 子系統,在台積電 N3 製程上完成業界首次「一次過關(First-Pass Success)」合規驗證,並列入 PCI-SIG Integrators List。
此里程碑具備三重戰略意義:首先,這是 PCIe 6.0 標準自 2022 年發布以來,PCI-SIG 首次舉辦官方合規測試事件,Cadence 是首批通過完整 PHY 加控制器子系統驗證的廠商,時程領先 Synopsys、Rambus 等競爭對手至少一季。
其次,x8 組態解決方案達成 PCIe 6.0 全速 64 GT/s 傳輸,較 PCIe 5.0 的 32 GT/s 翻倍頻寬,並採用 PAM4 訊號調變與 FLIT 編碼機制以維持低功耗。最後,Cadence 已將 PCIe IP 產品線延伸至 PCIe 7.0(128 GT/s)規格,建立跨世代產品護城河,鎖定 AI 推論晶片新創 Positron AI 等關鍵客戶。
整體而言,此事件象徵高速互連 IP 已從「支援角色」升級為 AI 工廠基礎建設的「核心戰略資產」。
這場看似技術性合規驗證的背後,實質上演的是AI 算力擴張瓶頸已從「晶片運算能力」轉向「晶片間互連頻寬」的典範轉移,並引發三大深層利益博弈。
第一,IP 供應商的三國殺格局重新洗牌:傳統 PCIe IP 由 Synopsys(DesignWare)、Rambus、Cadence 三分天下,Cadence 此次以「完整 PHY+控制器子系統」一次到位策略,跳脫單純授權單點 IP 的低毛利紅海,轉向提供 SoC 客戶「開箱即用」的高速介面解決方案,壓縮了對手整合空間。
第二,AI 工廠主權爭奪戰的白熱化:NVIDIA 透過 NVLink、AMD 推動 Infinity Fabric、Intel 押寶 UALink 與 CXL,Cadence 押注標準化 PCIe 6.0 路線,是對抗封閉專屬互連生態的關鍵反擊。Positron AI 等新創選擇 Cadence 而非自研 SerDes,顯示成本與時程壓力下,第三方 IP 已成主流選項。
第三,製程與測試供應鏈的合縱連橫:台積電 N3 製程與 Keysight 測試設備商的角色被綁定進入 PCIe 6.0 標準化路徑,形成「IP 供應商-晶圓代工-測試設備」三位一體的驗證閉環,進一步提高後進者的進入門檻。
最大受益者毫無疑問是 Cadence 本身,首關合規不僅確立技術話語權,更使其 PCIe 7.0 預研產品取得客戶早期採用承諾,形成時間複利效應;相對而言,Synopsys 與 Rambus 必須加速其 PCIe 6.0 完整子系統整合,否則將在 2026 年 AI 加速器量產潮中失去關鍵訂單。
國際制裁與出口管制警報
🟠 高度管制 (HIGH RISK)資料來源:OpenSanctions / US BIS Semiconductor Direct Product Rule
⚠️ 合規與地緣風險要點: 依美國商務部 EAR 規範,全面暫停為受限制客戶代工 7 奈米及以下之先進 AI 加速晶片與 GPU 處理器。
戰略貿易流向與供應鏈依賴度
HS 8542資料來源:UN Comtrade 聯合國商品貿易統計庫 · 全球市場規模 $5,800 億美元 / 年
回顧 PCIe 演進史,從 PCIe 3.0(2010 年,8 GT/s)到 PCIe 5.0(2019 年,32 GT/s)歷時約十年帶來四倍頻寬;而從 PCIe 5.0 到 6.0 僅四年即達成頻寬翻倍,這條加速曲線正是 AI 運算需求倒逼標準化組織的明證。對比 InfiniBand 與專屬互連(如 NVLink)的興衰,可預見未來三年 PCIe 6.0/7.0 將成為資料中心主流介面,但專屬互連仍將在最高效能戰場保持利基。
三種未來情境推演如下:
面對 PCIe 6.0 合規里程碑所揭示的產業典範轉移,相關利害關係人應採取以下行動策略:
01 起因觸發:Cadence PCIe 6.0 PHY+控制器子系統於 PCI-SIG 工作坊首次合規過關
02 一階傳導:AI 加速器 SoC 業者(Positron AI 等)加速採用商用完整子系統方案
03 二階擴散:Synopsys、Rambus 等競爭對手被迫加速 PCIe 6.0 子系統整合時程
04 三階擴散:台積電 N3/N2 製程與 Keysight 測試設備進入高速互連生態系核心圈
04 宏觀終局:2027 至 2030 年 AI 工廠基礎建設以標準化 PCIe 6.0/7.0 為骨幹,重塑全球半導體 IP 與資料中心競爭格局
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